本发明涉及一种使用低密度奇偶校验(LDPC Low-Density Parity-Check)码的纠错解码装置及纠错解码方法。
近年来，作为发挥高纠错能力的纠错码，LDPC码正备受瞩目。LDPC码是以低密度的奇偶校验矩阵定义的纠错码。
LDPC码的纠错能力高且容易安装，因此正被探讨作为IEEE802.1ln的高速无线 LAN (Local Area Network，局域网)系统、数字广播系统或者大容量存储装置等中的纠错编码方式。
作为以往的LDPC码的解码装置，例如有专利文献I所示的解码装置。专利文献I 中记载的解码装置是与多个校验矩阵对应的解码装置，以单位区域中包含边缘的方式划分校验矩阵。这里，所谓边缘，是指校验矩阵的元素“I”。在二进制表达的LDPC码的情况下， 校验矩阵的元素为“O”或“I”。所谓矩阵的元素，是指矩阵的成分。并且，专利文献I中记载的解码装置通过保存存在于所划分的群组内的边缘配置信息，从而进行存储器容量的削减。另外，专利文献I中公开了使用边缘配置信息简化存储器与运算器间的连接的方法。
非专利文献1:和田山正著“低密度V r 4検查符号i子O復号法(低密度奇偶校验码及其解码法)”，卜7 ^出版，2002年6月5日(P92-P99)发明内容
但是，上述以往的结构中，解码处理中的运算器的安装数必须为行权重X同时处理行数。因此，在构成与多个校验矩阵对应的解码装置时，需要能够应对行权重最大的校验矩阵的数量的运算器，从而存在电路规模增大的问题。
本发明鉴于此点而完成，其目的在于提供一种纠错解码装置及纠错解码方法，既能够共用电路以抑制电路规模的增大，又能够进行与多个编码率对应的LDPC解码。
本发明的纠错解码装置的一个形态是纠错解码装置，对于通过从多个编码率中设定的设定编码率进行了低密度奇偶校验编码的编码比特，使用与所述设定编码率对应的校验矩阵进行解码，该纠错解码装置包括存储单元，存储接收所述编码比特而获得的似然； 运算单元，使用所述似然及与对应于所述设定编码率的校验矩阵相应的部分矩阵，反复进行列处理及行处理以计算软判定值；以及判定单元，使用所述软判定值判定解码比特，其中，所述运算单元在所述设定编码率为第I编码率时，使用根据所述列处理中的解码对象 的列数而从与所述第I编码率对应的第I校验矩阵中选择任意列组合而成的第I部分矩阵 来作为所述部分矩阵，在所述设定编码率为编码率比所述第I编码率大的第2编码率时，使 用根据构成所述第I部分矩阵的列数而从与对应于所述第2编码率的第2校验矩阵相应的 分散校验矩阵中选择任意列组合而成的分散部分矩阵来作为所述部分矩阵，所述分散校验 矩阵是扩展所述第2校验矩阵的行数，并将所述第2校验矩阵中的所述第2校验矩阵的行 权重大的行的元素分散配置到该行与扩展行所得的矩阵。
本发明的纠错解码方法的一个形态是纠错解码方法，对于通过从多个编码率中设 定的设定编码率进行了低密度奇偶校验编码的编码比特，使用与所述设定编码率对应的校 验矩阵进行解码，该纠错解码方法是存储接收所述编码比特而获得的似然，使用所述似然 及与对应于所述设定编码率的校验矩阵相应的部分矩阵，反复进行列处理及行处理以计算 软判定值，并使用所述软判定值判定解码比特的方法，在所述设定编码率为第I编码率时， 使用根据所述列处理中的解码对象的列数而从与所述第I编码率对应的第I校验矩阵中选 择并组合而成的第I部分矩阵来作为所述部分矩阵，在所述设定编码率为编码率比所述第 I编码率大的所述第2编码率时，使用根据构成所述第I部分矩阵的列数而从与对应于所述 第2编码率的第2校验矩阵相应的分散校验矩阵中选择并组合而成的分散部分矩阵来作为 所述部分矩阵，所述分散校验矩阵是扩展所述第2校验矩阵的行数，并将所述第2校验矩阵 中的所述第2校验矩阵的行权重大的行的元素分散配置到该行与扩展行所得的矩阵。
由此，既能够共用电路以抑制电路规模的增大，又能够进行与多个编码率对应的 LDPC解码。
根据本发明，既能够共用电路以抑制电路规模的增大，又能够进行与多个编码率 对应的LDPC解码。
图14是表示与多个编码率中的任意选择的编码率对应的LDPC解码装置的结构的图。
本实施方式对既能够共用电路以抑制电路规模的增大，又能够进行与多个编码率对应的LDPC解码的纠错解码装置(以下简称为“解码器”)及纠错解码方法(以下称为“LDPC 解码方法”或“解码算法”)进行说明。
首先，对与多个编码率中的任意选择的编码率对应的LDPC解码方法进行说明。
图14所示的解码器100C表示与多个编码率中的任意选择的编码率对应的LDPC 解码装置的结构。向解码器100C输入由接收信号获得的被称为似然的信息。输入的似然被暂时存储在似然存储单元110中。列处理行处理运算单元120读出存储在似然存储单元 110中的似然，进行解码处理。
列处理行处理运算单元120输出在解码处理过程中获得的信息即外部值200。列处理行处理运算单元120再次使用输出的外部值200作为输入信号。此外，图14中，从列处理行处理运算单元120暂时输出外部值200，但未必需要输出，也能够在列处理行处理运算单元120的内部进行处理。
列处理行处理运算单元120使用外部值200及读出的似然反复进行解码处理(反复解码处理)。列处理行处理运算单元120在反复进行规定反复次数的解码处理后，向硬判定单元180输出事前值。硬判定单元180对输入的事前值进行硬判定，并输出解码比特。
图1是表示与多个编码率中的任意选择的编码率对应的LDPC码的校验矩阵的图。
在图1中，由四方框围成 的部分相当于子矩阵，第I校验矩阵是结合多个子矩阵而构成。该子矩阵是对单位矩阵进行循环移位所得的矩阵，在图1中，由四方框围成的数值表示单位矩阵的循环移位量。
例如，O行O列的循环移位量“O”表示单位矩阵其自身，I行2列的循环移位量“9”表示对单位矩阵进行9循环移位所得的矩阵。另一方面，表示零矩阵，并非单位矩阵的 循环移位。
单位矩阵的大小为4X4，循环移位量为2的子矩阵如式(I)表达。由式(I)可知， 循环移位量为2的子矩阵是将单位矩阵的元素“I”向右移位2位所得的矩阵。0 0 10
以下，作为一例，以图1的校验矩阵中的子矩阵大小为64X64的情况为例进行说 明。此时，例如，O行2列的子矩阵是将64X64的单位矩阵向右进行8循环移位的矩阵，2 行3列的子矩阵是将64X64的单位矩阵向右进行12循环移位的矩阵。
图1的校验矩阵中，列数为16列，因此码长为16X64 = 1024,行数为8行，因此奇 偶长为8X64 = 512。因而，信息比特长为512比特，图1的校验矩阵为编码率1/2 (R = 1/2)的校验矩阵。此外，本实施方式中的编码率及校验矩阵并无特别限定，使用图1所示的 编码率1/2的校验矩阵为例进行说明。
本实施方式中，并非是对校验矩阵的所有列数同时进行与校验矩阵对应的LDPC 解码，而是分割成每若干列数来进行。具体而言，本实施方式中，将校验矩阵分割成多个部 分矩阵，对每个部分矩阵进行解码处理。
以下，作为一例，考虑对于与由16列构成的图1的校验矩阵对应的LDPC解码，每 4列数进行解码处理的情况。
图2是表示对每4列数进行解码处理时所用的部分矩阵的图。图2是对于如图1 所示那样分配了编号的列，如{0，1，2，3}、{4，5，6，7}、{8，9，10，12}、{11，13，14，15}地选择 组合而形成部分矩阵的例子。图1所示的例子中，由16列构成的校验矩阵被分割成由4列 构成的部分矩阵。此外，列编号12被选择为部分矩阵# 1-2，列编号11被选择为部分矩阵#1-3。
本实施方式中，以部分矩阵的行权重数为最小的方式，从校验矩阵中选择列来生 成部分矩阵。在图2中，与各部分矩阵的各行对应的行权重全部为2以下。这里，所谓行权 重，表示矩阵的各行中的元素“I”的数量。即，当行权重为2时，表示当沿行方向对矩阵的 元素“I”的数量进行计数时，存在两个元素“I”的事实。在图2中，表示记载了循环移位量 的子矩阵的个数在所有行中为两个以下。
另外，当对每2列数进行解码处理时，对于图1的校验矩阵，例如着眼于列编号9、 12、13，如{0，I}、{2，3}、{4，5}、{6，7}、{8，10}、{9，12}、{11，14}、{13，15}地每两列地选择列来形成部分矩阵。由此，能够将行权重设为I。此外，对于构成部分矩阵的列数，即，统一 进行解码处理的列数的设定，将在后面叙述。
这样，本实施方式中，根据进行解码处理的列数，即，构成部分矩阵的列数，以部分 矩阵的行权重数为最小的方式选择列，从而由校验矩阵生成部分矩阵。
本实施方式中，按照上述列选择来形成部分矩阵，并且进行以下的解码处理。以 下，作为本解码算法，例如对使用对数区域最小和(min-sum)解码的情况进行说明。通过参照非专利文献1，能够获得对数区域最小和解码的细节。本实施方式中，以如下方式执行对数区域最小和解码。
1.纠错解码装置，对通过从多个编码率中设定的设定编码率进行了低密度奇偶校验编码的编码比特进行解码，包括存储单元，存储接收所述编码比特而获得的似然；运算单元，使用所述似然与由规定的校验矩阵生成的第I部分矩阵，反复进行列处理及行处理以计算软判定值；以及判定单元，使用所述软判定值判定解码比特，其中，所述第I部分矩阵是从所述规定的校验矩阵中针对每列选择所述各部分矩阵的各行权重为规定数以下的组合而得到的矩阵。
2.如权利要求1所述的纠错解码装置，所述运算单元使用从追加有用于分散所述校验矩阵的非零元素的行的第2校验矩阵中针对每列选择而生成的第2部分矩阵，反复进行列处理及行处理以计算软判定值。
3.如权利要求2所述的纠错解码装置，还包括阶层结合器，基于通过最小和解码处理中的行处理获得的值的最小值即对数外部值， 选择分散有所述校验矩阵的非零元素的行中的任一个。
4.如权利要求2所述的纠错解码装置，当所述规定的校验矩阵为多个时，所述第2校验矩阵的行数为行数最多的校验矩阵的行数以下。
5.如权利要求2所述的纠错解码装置，所述运算单元使用列数与所述第I部分矩阵的列数相同数的矩阵作为所述第2部分矩阵。
6.如权利要求4所述的纠错解码装置，所述规定的校验矩阵中包含列权重比所述第2校验矩阵的列权重大的校验矩阵。
7.如权利要求2所述的纠错解码装置，所述规定的校验矩阵包含与设定编码率相应的多个矩阵，所述运算单元包括外部值存储单元，输出通过最小和解码处理中的行处理获得的值的最小值即对数外部值比；行设定单元，根据所述设定编码率，设定与所述第I部分矩阵或所述第2部分矩阵对应的所述对数外部值比；事前值生成单元，根据所述设定编码率及所设定的所述对数外部值比，生成对数事前值比并重新排列；列设定单元，根据所述设定编码率，设定与所述第I部分矩阵或所述第2部分矩阵对应的所述对数事前值比；外部值更新单元，根据所设定的所述对数事前值比，更新所述对数外部值比；以及硬判定单元，基于所述对数事前值比判定解码比特。
8.如权利要求7所述的纠错解码装置，所述外部值更新单元的输入数为所述第I部分矩阵的行权重数以下。
9.纠错解码方法，对通过从多个编码率中设定的设定编码率进行了低密度奇偶校验编码的编码比特进行解码，该纠错解码方法是存储接收所述编码比特而获得的似然，使用所 述似然与由规定的校验矩阵生成的部分矩阵，反复进行列处理及行处理以计算软判定值，并使用所述软判定值判定解码比特的方法，所述第I部分矩阵是从所述规定的校验矩阵中针对每列选择所述各部分矩阵的各行权重为规定数以下的组合而得到的矩阵。
既能共用电路以抑制电路规模的增大，又能进行与多个编码率对应的LDPC(Low-DensityParity-Check，低密度奇偶校验)解码。当设定编码率为编码率比第1编码率大的第2编码率时，列处理行处理运算单元(120A)使用从与对应于第2编码率的第2校验矩阵相应的分散校验矩阵中，选择与构成第1部分矩阵的列数相同数的列并组合而成的分散部分矩阵。这里，分散校验矩阵是扩展第2校验矩阵的行数，并将第2校验矩阵中的第2校验矩阵的行权重大的行的元素分散配置到该行与扩展行所得的矩阵。此时，列处理行处理运算单元(120A)使用行权重为第1部分矩阵的行权重以下的分散部分矩阵。
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