近日，PCI-SIG（PCI Express特别兴趣小组）正式宣布，PCIe 8.0规范0.5版草案已面向其成员企业开放。
PCI Express（简称PCIe）自2003年正式推出以来，已逐步发展成为全球电子设备领域最主流的高速互连标准，贯穿各类计算与存储场景。从最初的PCIe 1.0（传输速率2.5 GT/s）开始，每一代PCIe标准均实现了传输速率的大致翻倍，其应用场景已全面覆盖数据中心、人工智能、高性能计算、消费级PC及边缘设备等核心领域。
目前已发布的最新标准PCIe 7.0，传输速率已达到128 GT/s；而PCIe 8.0将实现跨越式提升，跃升至256 GT/s的原始比特率，在x16链路配置下可实现高达1 TB/s的双向带宽，这一性能突破将为下一代高带宽、高算力应用提供坚实的技术支撑。
作为PCIe 8.0规范的首个完整草案，0.5版明确确立了架构层面的核心技术要求，其核心目的是让PCI-SIG旗下超过1000家成员企业，能够提前启动硬件原型设计、提交技术最终提案，并开展早期兼容性验证工作。该版本已锁定多项关键技术机制，具体包括：
采用PAM4信号调制技术，并结合前向纠错（FEC）与Flit Mode编码方案，有效应对极高速率下的信号完整性难题；
1、引入带宽优化协议增强机制，进一步降低数据传输延迟，同时显著提升有效吞吐量；
2、持续评估新型连接器与传输介质技术，助力突破传统铜缆物理层的性能瓶颈与极限；
3、重点强调功耗优化技术，确保在保障高性能输出的同时，实现更优异的能效比；
4、严格保持与PCIe 1.0至7.0所有前代标准的向下兼容性，保障生态平滑过渡。
PCIe 8.0 0.5版草案已全面涵盖电气特性、逻辑协议、合规测试、软件接口等核心技术方面。尽管部分电气参数、协议细节仍可根据成员企业的反馈进一步优化，但规范的整体技术框架已足够成熟稳定。AMD、英特尔和英伟达等芯片巨头，以及各类IP/PHY供应商，可基于该草案正式开展硬件原型开发、架构规划等工作，同时为后续规范的细微调整预留合理空间。
此次0.5版草案的发布具有尤为重要的行业意义，因为PCIe 8.0正处于铜缆互连技术的关键临界点。随着传输速率提升至256 GT/s，信号传输过程中的损耗预算、串扰、反射及抖动等核心问题将大幅加剧，对物理层设计提出极高要求。
传统边缘连接器与主板布线方式将面临严峻考验，为此PCI-SIG重点推进新型连接器技术的评估工作，其技术方向可能涉及更高性能的传输材料、更严格的公差设计、缩短电气传输路径，或增加重驱动器的部署数量。不过，出于生态兼容性的核心考量，PCIe 8.0的连接器形态预计不会发生剧烈变革，以最大限度确保现有系统的平滑过渡与兼容。
随着0.5版草案的落地发布，PCIe 8.0规范的开发工作正稳步推进，PCI-SIG计划于2028年完成规范的最终批准，并正式向所有成员企业发布。后续还将陆续推出0.7版、0.9版等迭代草案，逐步完善细节，最终形成完整、成熟的PCIe 8.0正式规范。
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